もともとMIPS互換のCPUコアを書き始めたのがきっかけですが、現状ではFPGAでSoCを実現する為のプラットフォームになりつつあります。 主に Xilinx のFPGAをターゲットにした、様々なコードを蓄積しており、主に Verilog 2001 と SystemVerilog で開発しております。
最近は、作者の発案したFPGA用のバイナリニューラルネットである LUT-Network の実行にも一部コードを流用しており、作者の中でも重要性が高まっております。
基本的には色々なものをごった煮で含んでいる状況ですが、参考になる部分だけ活用いただければと思います。
なお、現在少し詳細なドキュメントをこちらに準備中です。
作者が書き溜めたソースの集合体で、多数のプロジェクトを内包したモノリポとなっております。
Jelly 内のサンプルプログラムの紹介です。
- projects/zynqmp/zynqmp_rpu/zynqmp_rpu_rust
- projects/kv260/kv260_imx219
- projects/kv260/kv260_rtos_sample
- projects/kv260/kv260_jfive_simple_controller
- projects/kv260/kv260_jfive_micro_controller
- projects/kv260/kv260_rtos
- Kria KV260 で FPGA化した リアルタイムOS を試すサンプル
- Interface 2023年10月号付録 FPGAマガジン No.1で記事にしております
- projects/kv260/kv260_imx219_mnist_seg
- Kria KV260 で Raspberry V2 カメラ の 1000fps で MNIST のセメンティックセグメンテーションを行う
- Interface 2024年10月号付録 FPGAマガジン No.3で記事にしております
- projects/kv260/kv260_blinking_led
- projects/kv260/kv260_blinking_led_ps
- projects/kv260/kv260_udmabuf_sample
- projects/kv260/kv260_devdrv_sample
- projects/kr260/kr260_blinking_led
- projects/kr260/kr260_udmabuf_sample
- projects/kr260/kr260_devdrv_sample
- projects/ultra96v2/ultra96v2_udmabuf_sample
- projects/ultra96v2/ultra96v2_display_port
- projects/ultra96v2/ultra96v2_imx219_display_port
- projects/ultra96v2/ultra96v2_rtos
- projects/ultra96v2/ultra96v2_jfive_sample
- projects/ultra96v2/ultra96v2_hls_test
- projects/ultra96v2/ultra96v2_imx219_hls_sample
- projects/zybo_z7/zybo_z7_udmabuf_sample
- projects/zybo_z7/zybo_z7_imx219
- projects/zybo_z7/zybo_z7_imx219_hdmi
- projects/tang_nano_4k/tang_nano_4k_blinking_led
- projects/tang_nano_4k/tang_nano_4k_mnist
- Tang Nano 4k の MNIST 認識 (LUT-Network)
- Interface 2024年12月号付録 GOWING Vol.4で記事にしております
- projects/tang_nano_9k/tang_nano_9k_blinking_led
- projects/tang_nano_9k/tang_nano_9k_blinking_led
各プロジェクトで利用している Jelly の共有ライブラリ群が rtl の下にあります。いくつかのバージョンで整理を始めており
| Directory | 説明 |
|---|---|
| rtl/v1 | Verilog-2001 で記述した昔のコード |
| rtl/v2 | 一部 SystemVerilog の機能を限定的に利用し始めたコード |
| rtl/v3 | SystemVerilog の Interface や type などの機能をフルに使い始めたもの |
| rtl/jellyvl | 実験的に Veryl を試したもの(submodule) |
となっています。 v2 までは logic や always_ff を使い始めた程度なので SystemVerilog 対応を謡っているものなら概ね対応可能と思われます。
v3 は処理系を選ぶ可能性があります。
rtl の下にある分類を v2 を例に説明すると
| Directory | 説明 |
|---|---|
| rtl/v2/library | FIFOとかRAMとか様々なRTLのパーツ |
| rtl/v2/bus | AXIとかWISHBONEとかのバスブリッジ等のパーツ |
| rtl/v2/math | GPUとかで使うような算術パーツ |
| rtl/v2/peripheral | UARTとかI2CとかTIMERとかののパーツ |
| rtl/v2/video | DVIとかHDMIとかのビデオ処理 |
| rtl/v2/image | 画像処理用パーツ(ニューラルネットの畳み込みでも利用) |
| rtl/v2/model | シミュレーション用の便利モデルいろいろ |
のような感じになっています。
作者が一番最初に Verilog の勉強を始めるきっかけとして 自作CPU に挑戦したものです。
/rtl/v1/mipsi/
以下にあります。
Verilogの勉強を始めた頃に Spartan-3 向けに試しに書いてみたプロセッサです。
ブロック図などはWebサイトの方にあります。
/rtl/jfive
以下にあります。
サンプルは
- Ultra96V2 で 自作RISC-V(4段パイプライン)を試すサンプル
- Kria KV260 で 自作RISC-V(4段パイプライン)を試すサンプル
- Kria KV260 で 自作RISC-V(6段パイプライン)を試すサンプル
- Kria KV260 で RISC-V 風のバレルプロセッサ
などになります。
/rtl/rtos
以下にあります。
FPGAで作成したRealTime-OSアクセラレータです。
今のところ ZynqMP の RPU(Cortex-R5) のアクセラレートのみですが、ITRON風味のRTOSスケジューリング補助回路となっています。
現状 Rust での開発を想定してサンプルを準備しております。
/rtl/v1/gpu
以下にあります。
フレームメモリを使わないフィルタ型の低遅延なリアルタイム描画を目指したものです。
動画はこちらです。
ZynqMP ネタが増えてきたのでZynqMPを理解しようという記事を書いてみました。
渕上 竜司(Ryuji Fuchikami)
- e-mail : [email protected]
- github : https://github.com/ryuz
- web-site : https://ryuz88.sakura.ne.jp
- zenn : https://zenn.dev/ryuz88
- tech-blog : https://ryuz.hatenablog.com/
- blog : http://ryuz.txt-nifty.com
- X(twitter) : https://x.com/ryuz88
- facebook : https://www.facebook.com/ryuji.fuchikami
- SpeakerDeck : https://speakerdeck.com/ryuz88
- YouTube : https://www.youtube.com/user/nekoneko1024
license.txt にある通り、MIT ライセンスとして置いておきます。
ただし submodule など、他から引用しているものについてはその限りではありませんので、個別ライセンス記述がある場合はそちらに従ってください。
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